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cmos 예제

이 예제에서는 제조될 것과 같은 물리적 표현으로 그려진 NAND 논리 장치를 보여 주습니다. 물리적 레이아웃 원근은 레이어 스택의 “조감도”입니다. 회로는 P 형 기판에 건설된다. 폴리실리콘, 확산 및 n-well을 “염기층”이라고 하며 실제로 P형 기판의 트렌치에 삽입됩니다. (오른쪽 아래의 프로세스 다이어그램에서 1단계에서 6단계 참조) 접점은 베이스 레이어와 금속(metal1)의 첫 번째 레이어 사이에 절연 층을 침투하여 연결합니다. 디지털 응용 프로그램 외에도 CMOS 기술은 아날로그 응용 분야에서도 사용됩니다. 예를 들어, 시장에서 사용할 수 있는 CMOS 작동 증폭기 IC가 있습니다. 전송 게이트는 신호 릴레이 대신 아날로그 멀티플렉서로 사용할 수 있습니다. CMOS 기술은 혼합 신호(아날로그+디지털) 애플리케이션에서 마이크로파 주파수까지 RF 회로에도 널리 사용됩니다.

[인용 필요] 복잡한 CMOS 회로에서 각 MOSFET는 하나 이상의 다운스트림 MOSFET의 게이트 터미널에 출력으로 연결됩니다. 도 7에서, 예를 들어, NOT 로직 회로를 포함하는 2MOSFET의 게이트 단자내로 NAND 로직 회로를 포함하는 4개의 MOSFETs가 공급된다. 게이트 터미널은 반도체 본체에 연결된 커패시터처럼 작동하므로 각 업스트림 MOSFET의 부하를 $C 커패시턴스로 모델링할 수 있습니다. 커패시터에 의해 저장된 에너지는 $ 0.5CV ^2 $ J임을 기억하십시오. 따라서 MOSFET의 출력이 $0$에서 $1$로, 다시 $0$로 돌아갈 때마다 부하 정전 용량이 $0.5CV_{DD}}^2$J의 에너지로 충전되고 배출됩니다. 추가 $0.5CV_{DD}^2$ J비효율적인 충전으로 인해 각 주기 동안 낭비됩니다. (커패시터를 효율적으로 충전하려면 적용전압을 점진적으로 늘려야 하지만 고성능 전자 기기에서는 너무 느립니다.) 따라서 MOSFET는 출력이 전체 주기를 완료할 때마다 총 $CV_{DD}^2$J의 에너지를 소비합니다. MOSFET가 $f~$f Hz(즉, 초당 사이클)로 전환되는 경우 전력 소비량은 $fCV_{DD}^2$W입니다. 이제 이 분석을 전체 칩으로 확장합니다. 칩에 $n$ MOSFETs가 포함되어 있지만 그 중 $a 달러만 평균적으로 언제든지 출력을 적극적으로 전환한다고 가정합니다. 그런 다음 칩의 평균 스위칭 MOSFET 수는 $na$이며, 여기서 $a 비율은 활동 계수로 알려져 있습니다. 마지막으로, $C$가 MOSFET의 평균 부하 정전 용량이고 $f$가 칩의 사이클링 주파수인 경우 칩의 전력 소비량은 다음과 같습니다: begin{align} P & nafCV_{DD}^2 label{LOG-POW} end{align} NAND에 대한 입력(녹색으로 그림 참조).

폴 리 실리콘. CMOS 트랜지스터(장치)는 폴리실리콘과 확산의 교차점에 의해 형성된다; N 디바이스에 대한 N 확산 및 P 디바이스에 대한 P 확산(각각 연어 및 황색색으로 도시됨). 출력(“출력”)은 금속으로 함께 연결됩니다(시안 색칠). 금속과 폴리실리콘 또는 확산 사이의 연결은 접점을 통해 이루어집니다(검은색 사각형으로 설명됨). 물리적 레이아웃 예제는 이전 예제에서 제공된 NAND 논리 회로와 일치합니다. 보완금속 산화물 반도체(CMOS) 기술은 NMOS 및 PMOS 트랜지스터에서 신뢰할 수 있고 전력 효율적인 디지털 로직 회로를 구축하기 위한 설계 방법과 일련의 프로세스를 포함합니다. CMOS 회로는 설계로 출력이 항상 접지 또는 $V_{DD}$로 단락되지만 동시에 둘 다 단락되지 않도록 보장하기 때문에 신뢰할 수 있습니다. 결과적으로 이 설계는 $V_{DD}$가 $Z$를 통해 접지되지 않도록 하여 CMOS 회로의 전력 효율을 보장합니다. 이제 NMOS 및 PMOS 트랜지스터가 이러한 보증을 제공하기 위해 어떻게 배치되는지 설명하기 위해 몇 가지 예제를 사용합니다. CMOS 게이트 회로의 이러한 고유한 단점을 최소화하기 위한 전략은 추가 트랜지스터 스테이지로 출력 신호를 “버퍼링”하여 장치의 전체 전압 게인을 높이는 것입니다.